华为发布芯片新规律：不比小，比快

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何庭波, 这位华为芯片负责人, 于5月25日, 在IEEE国际会议上, 公布了一个新理论, 即τ定律, 其意思为, 往后芯片竞赛, 不再比拼谁做得小, 而是较量信号谁跑得快, 这给众多人带去了新鲜感, 还使其好奇, 这究竟是何种情况。

τ定律到底是个啥

简单来讲, 在过去的 60 多年时间里, 半导体行业一贯遵循摩尔定律前行, 其核心要点为“几何微缩”, 所谓“几何微缩”, 指的就是将晶体管制造得愈发微小。华为此次所提出的 τ 定律, 其核心在于“时间缩微”, 所追求的目标是信号在芯片内部能够传播得越快越好。

不少人觉得“3nm chips”当中确实有具备3纳米的元件, 然而实际上早就不正确了, 举例来说, Intel 250nm蕊片实际的栅极长度为200nm, 22nm实际是26nm, 10nm节点实际是18nm, 随后厂商直接采用了“等效工艺”来进行标注, 与实际尺寸完全脱离关系。

现今处于10nm以下的芯片, 所标明的数字愈发像是一种性能方面的评估, 而非物理意义上的尺寸。如此一来, 华为果断转变了一种思路: 鉴于缩小的途径行不通, 那么便从时间这个维度上去寻觅突破口。

芯片做小为啥越来越难

制造芯片所使用的光刻机存在着物理方面的极限, 晶圆的表面难以避免地会出现瑕疵, 在业界这被称作“缺陷密度”。芯片的尺寸越大, 其中的瑕疵也就会越多, 进而导致芯片的良品率降低。若想要制造出更大尺寸的芯片, 就必须首先解决这一难题。

曾有人尝试过平面拼接, 此方式乃是将几颗较小的芯片拼合成一颗较大的芯片。然而, 问题随之出现: 芯片的计算能力与面积呈现出成正比的关系, 而信号通道仅能够从边缘处进出, 其与边长同样成正比关联着。芯片越大, 计算与通讯之间的差距便如此地仿若剪刀一般, 会越来越大幅度地张开变大。

Intel采用了立体堆叠方式, 将具备不同功能的芯片进行上下堆叠, 计算核心采用先进制程, I/O采用成熟制程, 可以做到各取所长。 然而, 这些方法均未能从根本层面解决缩小路线方面存在的瓶颈问题。

华为的逻辑折叠思路

华为想出了一个名为逻辑折叠的全新办法, 在数字电路当中, 信号自一组寄存器起始, 穿越过逻辑门网络从而完成了运算, 之后抵达下一组寄存器, 这些路径里最长的那一条被称作关键路径, 而芯片频率上限取决于它。

把逻辑门全都铺展于平面上的传统芯片, 导线于金属层内横向行进。而逻辑折叠, 将关键路径上的逻辑门划分成上下两层, 进行纵向连接。如此一来, 原先需要绕路的导线, 仅剩下很短的一段用于垂直连接, 信号便能够跑得更快。

所有人能够去想象, 往昔堆叠是完整无缺的芯片相互摞在一起, 然而逻辑折叠的上下两层实际上是一个不可分割的整体, 没办法分开。如此一来华为便能够运用相同的制程, 进而达成更为先进工艺的性能。

τ定律想统一时间度量

不止于此存有华为的野心, 逻辑折叠所解决的是芯片内部的延迟, 然而延迟于芯片和芯片之间、系统和系统之间依旧存在, τ定律想要达成的, 便是将所有这些层级的延迟, 统一至一个名为“特征时间常数τ”的指标之下。

时间, 若为真正瓶颈所在, 那么芯片工艺之进步, 仅是压缩时间的手段当中的一种而已。华为声称, 要将时间用作统一度量衡使用, 用以衡量整体延迟状况, 而后在每一层面上, 想办法将其压短。

在此传统“纳米”标准范围以外, 开创了一个全新维度, 于业界呈现出另外一种可能性。当下τ定律更似一种方法论或者提案, 自华为一家的路线转变成行业标准这一情况, 是否可行, 仍需视时间而定。

挑战和困难也不少

论文之中, 华为自己已然承认, 现有的那些 EDA 工具, 全都是针对平面设计去开发的, 并不具备支持跨层联合优化的能力。不同硅片之间的工艺偏差, 那可比同一晶圆内部的偏差要大得多, 这对于良品率以及时序而言, 无疑都是一种严峻的考验。

用在连接芯片那一层级的种种杂交键还有能够贯穿硅层的孔洞, 其自身存在着电阻以及电容方面的耗费问题, 得逐层一个一个去证实折叠能够带来益处。至于采用以逻辑方式进行折叠的Kirin 2026芯片, 当前仅仅在关键路径那里局部性地折叠, 距离全面性展开还差得很远。

挑战跟机遇向来都是并存着的, 全新的方向能不能够成功, 答案并非存在于论文当中, 而是存在于未来的芯片里面, 你认为τ定律可不可以改变芯片行业的游戏规则呀, 欢迎在评论区留下你的话语, 点赞以及分享这篇文章, 使得更多人能够看到这个新的思路。

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